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La bande passante PCI Express sera à nouveau doublée !



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Annonce du PCIe 6.0 : Arrivée prévue en 2021 !

Lorsque le groupe d’intérêt spécial PCI (SIG) a annoncé pour la première fois le PCIe 4.0 il y a quelques années, le groupe a clairement fait savoir qu’il ne rattraperait pas le temps perdu après le PCIe 3.0, mais qu’il allait accélérer son développement. programme pour battre leur ancienne cadence. Depuis lors, le groupe a lancé les versions finales des spécifications 4.0 et 5.0. Désormais, avec la version 5.0 seulement, le groupe annonce aujourd'hui qu'il travaille déjà avec la prochaine version de la spécification PCIe, PCIe 6.0. Fidèle à son itération de développement PCIe, la prochaine norme doublera encore une fois la bande passante d'un emplacement PCIe - un emplacement x16 sera désormais en mesure d'atteindre une capacité de 128 Go/sec - avec le groupe qui devrait finaliser la norme en 2021.

Comme pour les itérations PCIe précédentes, l'impulsion pour PCIe 6.0 est simple: les fournisseurs de matériel ont toujours besoin de plus de bande passante, et le PCI-SIG cherche à rester en tête de la courbe en fournissant des augmentations opportunes de bande passante. En outre, au cours des dernières années, leurs efforts ont pris une importance croissante alors que d'autres normes d'interconnexion majeures s'appuient sur le PCIe. CCIX, CXL d’Intel et d’autres interfaces ont tous été étendus au PCIe et bénéficieront à leur tour des améliorations du PCIe. Les accélérateurs de vitesse PCIe sont donc au cœur de la création de systèmes toujours plus rapides (et davantage interconnectés).

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PCIe 6.0, de son côté, est sans aucun doute la mise à jour la plus importante / la plus perturbante du standard PCIe depuis PCIe 3.0 il y a presque une décennie. Certes, PCIe 6.0 reste rétrocompatible avec les 5 versions qui l’ont précédée, et les slots PCIe ne vont nulle part. Mais avec PCIe 4.0 et 5.0, les exigences en matière de signal sont déjà très strictes et les limites de longueur de trace sont de plus en plus courtes.

Doubler simplement le taux de transfert n’est pas forcément la meilleure solution. Au lieu de cela, le PCI-SIG va complètement renverser la technologie de signalisation en passant de la technologie NRZ (Non-Return-to-Zero) utilisée depuis le début à la technologie PAM4 (Pulse-Amplitude Modulation 4).

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À un niveau très élevé, ce que fait PAM4 par rapport à NRZ consiste à extraire une page du manuel de lecture NAND du MLC et à doubler le nombre d'états électriques qu'une cellule (ou dans ce cas, une transmission) tiendra. Au lieu de la signalisation 0/1 haut / bas classique, PAM4 utilise 4 niveaux de signal, de sorte qu'un signal peut coder pour quatre modèles possibles à deux bits: 00/01/10/11. Cela permet à PAM4 de transporter deux fois plus de données que NRZ sans devoir doubler la bande passante de transmission, ce qui, pour PCIe 6.0, aurait abouti à une fréquence d'environ 30 GHz (!).

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PAM4 en soi n’est pas une nouvelle technologie, mais jusqu’à présent, il s’appliquait aux normes de mise en réseau ultra-haut de gamme comme Ethernet 200G, où l’espace disponible pour davantage de canaux physiques est encore plus limité. En conséquence, le secteur a déjà quelques années d’expérience dans la norme de signalisation et, ses besoins en bande passante ne cessant de croître, le PCI-SIG a décidé de l’intégrer à l’intérieur du châssis en s’appuyant sur la nouvelle génération de PCIe.

Le compromis pour utiliser PAM4 est bien sûr un coût. Même avec sa plus grande bande passante par Hz, PAM4 coûte actuellement plus cher à mettre en œuvre à peu près à tous les niveaux, de la couche physique à la couche physique. C’est pourquoi il n’a pas pris d'assaut le monde et pourquoi NRZ continue d'être utilisé ailleurs. L’échelle de déploiement massif du PCIe aidera certes énormément ici - les économies d’échelle comptent encore pour beaucoup - mais il sera intéressant de voir où en seront les choses dans quelques années, une fois que PCIe 6.0 sera en train de monter en puissance.

Pendant ce temps, tout comme le NAND MLC de ma précédente analogie, en raison des états de signal supplémentaires, un signal PAM4 est plus fragile qu'un signal NRZ. Et cela signifie que, avec PAM4, pour la première fois dans l’histoire de PCIe, la norme reçoit également la correction d’erreur en aval (FEC). Fidèle à son nom, la correction d’erreurs directe est un moyen de corriger les erreurs de signal dans une liaison en fournissant un flux constant de données de correction d’erreur. Elle est déjà couramment utilisée dans les situations où l’intégrité des données est critique et où il n’ya pas de temps pour une retransmission comme DisplayPort 1.4 avec DSC).

Bien que la FEC n’ait pas été nécessaire pour le PCIe jusqu’à présent, la fragilité de PAM4 va changer cela. L’inclusion de FEC ne devrait pas faire de différence notable pour les utilisateurs finaux, mais pour le PCI-SIG, il s’agit d’une autre exigence de conception. En particulier, le groupe doit s’assurer que la mise en œuvre de la FEC est à faible latence tout en restant suffisamment robuste, car les utilisateurs PCIe ne voudront pas d’une augmentation significative de la latence du PCIe.

Le passage à PAM4 a donc pour résultat qu'en augmentant la quantité de données transmises sans augmenter la fréquence, les exigences en matière de perte de signal ne vont pas augmenter. PCIe 6.0 aura la même perte de 36 dB que PCIe 5.0, ce qui signifie que, bien que les longueurs de trace ne soient pas officiellement définies par la norme, une liaison PCIe 6.0 devrait pouvoir aller aussi loin qu’une liaison PCIe 5.0. Ce qui, venant de PCIe 5.0, est sans aucun doute un soulagement pour les vendeurs et les ingénieurs.

Même avec ces modifications, cependant, comme mentionné précédemment, PCIe 6.0 est entièrement compatible avec les normes antérieures, et ceci s’appliquera aux hôtes et aux périphériques. Cela signifie que dans une certaine mesure, les concepteurs de matériel vont essentiellement mettre en œuvre le PCIe deux fois: une fois pour NRZ et une autre fois pour PAM4. Ceci sera géré au niveau PHY, et s’il ne s’agit pas d’un véritable doublement logique (ce qui est NRZ mais PAM4 avec deux fois moins de niveaux de signal?), Cela signifie que la compatibilité ascendante demande un peu plus de travail cette fois-ci. Bien que nous discutions de cette question lors de la conférence de presse d’aujourd’hui, il ne semble pas que le PCI-SIG s’inquiète terriblement des défis qui se posent là-bas, car les concepteurs de PHY se sont montrés tout à fait capables (par exemple, Ethernet).

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En termes pratiques, PCIe 6.0 pourra alors atteindre n'importe où entre environ 8 Go / s pour un emplacement x1 et environ 128 Go / s pour un emplacement x16 (par exemple, une carte accélérateur / vidéo). À titre de comparaison, 8 Go / s correspond à autant de bande passante qu’un emplacement PCIe 2.0 x16. Ainsi, au cours des 15 dernières années, le nombre de voies nécessaires pour fournir ce type de bande passante a été réduit à 1/16 du montant initial.

Globalement, le PCI-SIG a défini un calendrier assez ambitieux pour cette norme: le groupe y travaille déjà et souhaite finaliser la norme en 2021, dans deux ans. Cela signifierait que le PCI-SIG aura multiplié par huit la bande passante du PCIe en cinq ans, passant du PCIe 3.0 et de son débit à 8 GT / s en 2016 à 4.0 et à 16 GT / s en 2017, 5.0 et 32. GT / sec en 2019, et finalement 6,0 et 64 GT / sec en 2021. Ce qui serait environ la moitié du temps nécessaire pour obtenir une augmentation similaire passant du PCIe 1.0 à 4.0.

En ce qui concerne les utilisateurs finaux et la disponibilité générale des produits PCIe 6.0, bien que le PCI-SIG cède officiellement sa place aux fournisseurs de matériel, les cycles de lancement de PCIe 4.0 et 5.0 ont été très similaires, de sorte que PCIe 6.0 suivra probablement ces mêmes traces. 4.0, qui a été finalisée en 2017, vient tout juste de faire son apparition dans le marché de masse du matériel en 2019 et, entre-temps, Intel s'est déjà engagé pour les processeurs compatibles PCIe 5.0 en 2021. Nous pourrions donc voir le matériel PCIe 6.0 dès 2023, en supposant que les développements restent sur la bonne voie et les fournisseurs de matériel agissent tout aussi rapidement pour le mettre en œuvre que pour les normes précédentes.

Bien que destiné au client/consommateur, il convient de souligner qu'avec le rythme de développement rapide du PCIe - et les coûts plus élevés supportés par PAM4 - le fait que le PCI-SIG développe 6.0 ne signifie pas qu'il sera visible dans le choix du client. temps bientôt; l'économie et les besoins en bande passante vont guider cette décision.

Parlant de cela, dans le cadre de la conférence de presse d’aujourd’hui, le groupe a également présenté une mise à jour rapide sur les tests de conformité PCIe et les déploiements de matériel. Les tests de conformité à PCIe 4.0 commenceront en août de cette année, ce qui devrait accélérer l’adoption de la version 4.0 et la prise en charge matérielle. Pendant ce temps, les tests de conformité PCIe 5.0 sont toujours en cours de développement et, tout comme la version 4.0, une fois que les tests de conformité 5.0 sont disponibles, ils devraient également être adoptés plus rapidement.

ANANDTECH


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News postée par : Conrad56
Date : 22/06/19 à 10h55
Catégorie : Hardware divers
Nombre d'affichages : 1097
Source de la news : ANANDTECH
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