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Intel révèle le "quoi" et le "pourquoi" de CXL Interconnect, sa réponse à NVLink



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Intel révèle le "quoi" et le "pourquoi" de CXL Interconnect, sa réponse à NVLink.

CXL, pour Compute Express Link, est une nouvelle technologie d’interconnexion ambitieuse pour les périphériques amovibles à large bande passante, tels que les accélérateurs de calcul basés sur un processeur graphique, dans un environnement de centre de données.

Il est conçu pour surmonter bon nombre des limitations techniques du PCI-Express, dont la moindre est la bande passante.

Intel a senti que sa nouvelle famille d'accélérateurs de calcul évolutifs sous la bande Xe nécessitait une interconnexion spécialisée, qu'Intel souhaite promouvoir comme prochain standard de l'industrie.

Le développement de CXL est également déclenché par les majors des accélérateurs de calcul, NVIDIA et AMD, qui possèdent déjà des interconnexions similaires, NVLink et InfinityFabric, respectivement.

Lors d'un événement dédié intitulé "Interconnect Day 2019", Intel a publié une présentation technique qui décrit en détail les rouages ​​de CXL.

Intel a commencé par décrire pourquoi le secteur avait besoin de CXL et pourquoi le PCI-Express (PCIe) ne convenait pas à son cas d'utilisation.

Le PCIe est parfait pour un périphérique de segment client, car les machines de segment de client n'ont pas trop de périphériques, une mémoire trop grande, et les applications n'ont pas une empreinte mémoire très grande ou ne sont pas évolutives sur plusieurs ordinateurs.

PCIe échoue gros dans le centre de données lorsqu'il traite avec plusieurs périphériques gourmands en bande passante et de vastes pools de mémoire partagée. Son principal inconvénient est constitué de pools de mémoire isolés pour chaque périphérique et de mécanismes d'accès inefficaces.

Le partage des ressources est presque impossible. Le partage d'opérandes et de données entre plusieurs périphériques, tels que deux accélérateurs de processeur graphique travaillant sur un problème, est très inefficace.

Et enfin, il y a beaucoup de latence. La latence est le principal ennemi des pools de mémoire partagée couvrant plusieurs machines physiques.

CXL est conçu pour résoudre bon nombre de ces problèmes sans négliger le meilleur aspect du PCIe - la simplicité et l'adaptabilité de sa couche physique.

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CXL utilise la couche physique PCIe et dispose d'une bande passante papier brute de 32 Gbps par voie et par direction, alignée sur la norme PCIe gen 5.0.

La couche de liaison est où toute la sauce secrète est. Intel a travaillé sur de nouveaux protocoles de négociation, de négociation automatique et de transaction remplaçant ceux de PCIe, conçus pour surmonter les inconvénients énumérés ci-dessus.

Avec le PCIe gen 5.0 déjà normalisé par le PCI-SIG, Intel pourrait partager l’IP CXL sur le SIG avec le PCIe gen 6.0.

En d’autres termes, Intel admet que CXL ne peut pas survivre à PCIe, et jusqu’à ce que le PCI-SIG puisse normaliser la génération 6.0 (vers 2021-22, si ce n’est plus tard), CXL est nécessaire.

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La couche de transaction CXL comprend trois sous-protocoles multiplexés qui s'exécutent simultanément sur un seul lien.

Ce sont : CXL.io, CXL.cache et CXL.memory.

CXL.io traite de la découverte de périphériques, de la négociation de liens, des interruptions, de l'accès au registre, etc., qui sont essentiellement des tâches permettant à une machine de fonctionner avec un périphérique.

CXL.cache traite de l'accès du périphérique à la mémoire d'un processeur local.

CXL.memory traite de l'accès du processeur à la mémoire non locale (mémoire contrôlée par un autre processeur ou une autre machine).

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Intel a répertorié les cas d'utilisation de CXL, qui commencent par les accélérateurs dotés de mémoire, tels que les cartes graphiques, les accélérateurs de calcul GPU et les cartes de calcul haute densité.

Les trois protocoles de couche de transaction CXL sont pertinents pour ces périphériques.

Ensuite, les FPGA et les NIC. CXL.io et CXL.cache sont pertinents ici, car les piles de réseau sont traitées par les processeurs locaux de la carte réseau. Enfin, il y a les tampons de mémoire très importants.

Vous pouvez imaginer ces appareils comme "NAS, mais avec des clés DRAM".

Les futurs centres de données seront constitués de vastes pools de mémoire partagés entre des milliers de machines physiques et d'accélérateurs.

CXL.memory et CXL.cache sont pertinents.

Ce qui rend la couche de liaison CXL plus rapide que PCIe est sa pile optimisée (charge de traitement pour le processeur).

La pile CXL est construite à partir de zéro, avec pour objectif de conception une faible latence.

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News postée par : Conrad56
Date : 10/04/19 à 08h57
Catégorie : Hardware divers
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Source de la news : SERVETHEHOME
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